YADROСтарший инженер по разработке RTL (Digital signal processing accelerators)
офис, удалёнка, гибрид, Москва
Команда разработки процессорных архитектур работает над RTL/IP для ASIC. Вы будете проектировать и интегрировать сложные функциональные модули на Verilog/SystemVerilog для DSP-ускорителей, обеспечивая корректность через симуляции и поддержку верификации; это ключ для производительных аппаратных решений
ГрейдSenior
Опытот 3 лет
Стек
SystemVerilogVerilogLinuxGitPythonMATLAB/SimulinkRTL-симуляторыLTE/5G L1
Задачи
- •Проектирование сложных функциональных RTL-модулей для ASIC на Verilog/SystemVerilog
- •Реализация алгоритмов цифровой обработки сигналов в аппаратном представлении
- •Настройка и проведение RTL-симуляций и отладки модулей
- •Поддержка разработки в Linux-среде и работа с системами контроля версий
- •Взаимодействие с верификацией и интеграция блоков в архитектуру изделия
Обязательно
- •опыт разработки RTL от 3 лет
- •знание Verilog/SystemVerilog
- •опыт использования RTL-симулятора от 3 лет (любой вендор)
- •опыт использования Linux
- •знание английского для чтения технической документации и переписки
- •опыт работы с системами контроля версий
Будет плюсом
- •опыт разработки блоков помехоустойчивого кодирования
- •знание стандартов LTE/5G L1
- •опыт разработки и имплементации алгоритмов ЦОС
- •знакомство с методами верификации
- •опыт использования Python или MATLAB/Simulink
