YADRORTL verification engineer
офис, удалёнка, гибрид, Москва
Команда разработки процессорных архитектур RISC‑V; вы будете заниматься функциональной верификацией IP‑модулей и участвовать в создании системы регрессионного тестирования, обеспечивая надёжность процессорных ядер для серверных и встраиваемых продуктов
ГрейдMiddle/Senior
Опытот 3 лет
Стек
SystemVerilogVerilogRTL simulatorPythonPerlTclShellLinux
Задачи
- •Функциональная верификация IP‑модулей
- •Участие в создании системы регрессионного тестирования IP
- •Подготовка и запуск симуляций на RTL‑симуляторе
Обязательно
- •Опыт верификации и/или разработки RTL от 3 лет
- •Хорошее знание Verilog/SystemVerilog
- •Уверенный пользователь RTL симулятора (any vendor)
- •Владение скриптовыми языками (perl/python/tcl/shell)
- •Уверенный пользователь Linux
- •Знакомство с архитектурой современного процессора
- •Английский для чтения технической документации и переписки
Будет плюсом
- •Опыт программирования на ASM и C
- •Опыт с системами Continuous Integration
- •Знакомство с OVM/UVM
- •Знакомство с SoC интерфейсами (AXI, AHB, OCP)
- •Знакомство с cocotb
